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阅读作业的章节摘自课程教科书:
Rabaey, Jan, Anantha Chandrakasan, Bora Nikolic.
数字集成电路: 设计透视. 2nd ed. Prentice Hall, 2002.
| 1 |
数字 IC 设计的挑战
课程概述 |
1 |
| 2 |
CMOS 反向器 I
包含亚微米效应的MOS 器件模型
VTC 参数 - DC 特性 |
3.1-3.3, 5.1-5.3 |
| 3 |
CMOS 反向器 II
CMOS 传输延迟
寄生电容估计
反向器的版图
电源和开启电压的按比例缩小
SPICE 模拟技术 |
5.4.1, 5.4.2 |
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设计工具指南 - 一个门的版图设计, 提取, SPICE, IRSIM |
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| 4 |
CMOS 反向器 III
开关的能耗
, 短的电路漏电成分
SPICE 模拟技术 |
5.5 |
| 5 |
组合逻辑 I
静态 CMOS 结构
有比的逻辑 |
6.1, 6.2.1 (pg. 237-251), 6.2.2 |
| 6 |
组合逻辑 II
传输晶体管 / 传输门逻辑
DCVSL
动态逻辑的介绍 |
6.2.3 |
| 7 |
组合逻辑 III
动态逻辑设计的考虑
在CMOS中的功耗 |
6.3 |
| 8 |
组合逻辑 IV
在CMOS逻辑中的功耗 (续.)
漏功耗
合理的尺寸调整 - 数字电路的性能优化 |
pg. 251-263, 6.4 |
| 9 |
运算结构 / 位划分设计
加法器, 乘法器, 移位器
设计方法
版图绘制 和布图技术
项目进度表和指导方针 |
11.1-11.6, 8 |
| 10 |
探讨项目想法的晚间会议
完成运算结构和项目的想法 |
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| 11 |
Prof. Tayo Akinwande特邀报告
集成 CMOS 加工技术 |
2 |
| 12 |
时序电路 I
分类 / 参数
静态锁存器和寄存器 |
7.1, 7.2 |
| 13 |
时序电路 II
竞争条件
动态锁存器和寄存器
两相与单相 |
7.3 |
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测验 #1
包括反向器, 组合逻辑 |
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| 14 |
时序电路: III
基于脉冲的寄存器
锁存器与寄存器系统
亚稳定性 |
7.4-7.8, 10.3.4, 10.5.1 |
| 15 |
互连
电容估计
缓冲器链
低摆幅驱动器
电源分布 |
4.1-4.3, 4.4.1-4.4.4, 9 |
| 16 |
互连 (续.)
在同步中的问题 - 时钟扭曲和抖动的影响 |
9, 10.1, 10.2 |
| 17 |
时钟分配
时钟扭曲/抖动的起源以及对性能的影响
时钟分配技术
自同步电路 |
10.3.1-10.3.3, 10.4 |
| 18 |
存储器 I: ROM / EPROM / PLA
设计
组织 / 结构
单元设计
灵敏放大器
PLA 可折叠技术
自同步 |
12 |
| 19 |
存储器 II: SRAM 设计
单元设计
灵敏差分放大器
自同步 |
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| 20 |
存储器 III
DRAM 设计
单端接灵敏放大器
CMOS 按比例缩小 |
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测验 #2
包括运算结构，内部连接, 时序电路和存储器 |
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| 21 |
先进的电压按比例缩小技术
DC-DC 转换器设计
性能反馈
动态电压 / 频率按比例缩小 |
11.7 |
| 22 |
通过减少转换行为来减少功耗
在VLSI中的测试
缺陷, 缺省模型, 线路敏感性扫描
, 内建自检测, IDDQ |
插入 H |
| 23 |
陈述最终的项目 |
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| 24 |
陈述最终的项目 (续.) |
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